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    本發明提供一種可降低消耗電力，且可實現高速動作之非揮發性半導體記憶裝置。本發明之半導體記憶裝置中，記憶體具備非揮發性之單元陣列。功率產生器生成電源電壓。第1接收器接收決定單元陣列之動作之指令及位址。控制器控制單元陣列、功率產生器及第1接收器之各者之啟動狀態。於啟動模式中，使記憶單元陣列、功率產生器及第1接收器為啟動狀態。於第1省電模式中，使單元陣列、功率產生器及第1接收器為休止狀態。於第2省電模式中，使單元陣列、功率產生器為啟動狀態，且使第1接收器為休止狀態。於第3省電模式中，使功率產生器之至少一部分為啟動狀態，且使單元陣列及第1接收器為休止狀態。
    公开号:TW201322429A
    申请号:TW101131605
    申请日:2012-08-30
    公开日:2013-06-01
    发明作者:Akira Katayama；Katsuhiko Hoya；Keiichi Ryu；Yasuharu Takagi
    申请人:Toshiba Kk；
    IPC主号:G11C14-00
    专利说明:
    半導體記憶裝置及其驅動方法
    本發明之實施形態係關於一種半導體記憶裝置及其驅動方法。
    作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等揮發性記憶體之取代品，而正在開發MRAM(Magnetic RAM(Random Access Memory，隨機存取記憶體)，磁性隨機記憶體)等非揮發性記憶體。 [先前技術文獻] [非專利文獻]
    [非專利文獻1]JEDEC STANDARDLow Power Double Data Rate 2 (LPDDR2)JESD209-2A (Revision of JESD209-2, March 2009)JEDEC SOLID STATE TECHNOLOGY ASSOCIATION
    本實施形態提供一種可降低消耗電力，且可實現高速動作之非揮發性半導體記憶裝置及其驅動方法。
    本實施形態之半導體記憶裝置包括包含複數個非揮發性記憶單元之記憶單元陣列。功率產生器生成用以驅動記憶單元陣列之電源電壓。第1接收器接收決定記憶單元陣列之動作之指令及位址。控制器控制記憶單元陣列、功率產生器及第1接收器之各者之啟動狀態。於啟動模式中，使記憶單元陣列、功率產生器及第1接收器為啟動狀態。於第1省電模式中，使記憶單元陣列、功率產生器及第1接收器為休止狀態。於第2省電模式中，使記憶單元陣列、功率產生器為啟動狀態，且使第1接收器為休止狀態。於第3省電模式中，使功率產生器之至少一部分為啟動狀態，且使記憶單元陣列及第1接收器為休止狀態。
    以下，參照圖式，對本發明之實施形態進行說明。本實施形態並不限定本發明。 (第1實施形態)
    圖1係表示第1實施形態之MRAM及晶片控制器CC之方塊圖。本實施形態係可應用於取代MRAM之PRAM(Parameter Random Access Memory，參數隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻隨機存取記憶體)等非揮發性記憶體。
    晶片控制器CC包括CPU(Central Processing Unit，中央處理單元)、ROM(Read Only Memory，唯讀記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、LPDDR2(Low-Power Double Data Rate 2，小功率雙資料速率2)控制器。LPDDR2控制器係將晶片選擇信號CS_1、時脈賦能信號CKE_1、指令信號CA(包含位址信號)、時脈信號CK、資料DQ、選通信號DQS、屏蔽資料DM輸出至MRAM。LPDDR2控制器係基於該等信號而對MRAM進行控制。
    通常，JEDEC(Joint Electron Device Engineering Council，電子設備工程聯合委員會)之LPDDR2之規格適用於DRAM等揮發性記憶體。指令信號CA包含刷新信號及自動刷新信號。因此，如圖1所示，亦可混載作為非揮發性記憶體之MRAM、及作為需要刷新之揮發性記憶體之DRAM。
    圖2係表示第1實施形態之MRAM之構成之方塊圖。本實施形態之MRAM包括記憶單元陣列MCA、功率產生器PG、邏輯電路LC、時脈啟動接收器RCKE、指令．位址接收器RCA、資料緩衝器DQB、及輸入輸出部I/O。
    記憶單元陣列MCA係例如包括二維配置成矩陣狀之複數個記憶單元MC。各記憶單元MC連接於位元線對(例如，如圖2所示，位元線BL1與位元線BL2)與字元線WL。即，記憶單元MC之一端連接於位元線對之一位元線BL1，另一端連接於位元線對之另一位元線BL2。位元線對BL1、BL2係於行方向延伸。字元線WL係於相對於行方向而正交之列方向延伸。
    記憶單元陣列MCA進而包括感測放大器SA、寫入驅動器WD、行解碼器CD、列解碼器RD、主控制器MCNT、及讀寫緩衝器WRB。
    感測放大器SA係例如經由位元線BL1而連接於記憶單元MC，且具有對記憶單元MC之資料進行檢測之功能。位元線BL2連接於基準電壓(接地)。寫入驅動器WD係例如經由位元線BL1而連接於記憶單元MC，且具有向記憶單元MC寫入資料之功能。
    主控制器MCNT將自DQ緩衝器DQB接收到之資料於行控制器CC之控制下以寫入至所期望之行之方式向寫入驅動器WD傳送，或者於行控制器CC之控制下將自所期望之行讀取之資料向DQ緩衝器DQB傳送。
    行解碼器CD係以如下方式構成，即根據來自指令．位址接收器RCA之行位址而選擇某個行之位元線對。
    列解碼器RD係根據來自指令．位址接收器RCA之列位址而選擇字元線WL。
    讀寫緩衝器WRB係暫時儲存經由輸入輸出部I/O及資料緩衝器DQB而輸入之寫入資料、或者暫時儲存來自記憶單元MC之讀取資料。
    資料緩衝器DQB係為了經由輸入輸出部I/O而向外部輸出讀取資料、或者經由輸入輸出部I/O而向內部傳送自外部取入之寫入資料，暫時保持該等資料。
    時脈啟動接收器RCKE係接收決定時脈信號之接收之可否之時脈賦能信號CKE，於時脈賦能信號CKE活化之情形時，使時脈信號有效地通過。
    功率產生器PG生成用以驅動記憶單元陣列MCA之電源電壓。功率產生器PG包括：作為第1升壓電壓部之Vpp產生器GVpp，其將來自外部之電源電壓向正極側升壓；作為第2升壓電壓部之Vbb產生器GVbb，其將來自外部之電源電壓向負極側升壓；作為恆定電壓生成部之帶隙參考電壓BGR，其生成恆定電壓；及作為基準電壓生成部之Vref產生器GVref，其基於來自帶隙參考電壓BGR之恆定電壓，生成為了向記憶單元MC流入電流而使用之基準電壓Vref。
    藉由Vpp產生器GVpp獲得之高位準電壓Vpp例如經由列解碼器RD而施加至選擇字元線WL。藉此，於資料寫入或資料讀取時，可提高選擇記憶單元MC之單元電晶體之電流驅動能力。又，高位準電壓Vpp亦於寫入驅動器WD向記憶單元MC流入單元電流時使用。
    藉由Vbb產生器GVbb獲得之低位準電壓Vbb例如經由列解碼器RD而施加至非選擇字元線WL。藉此，可降低非選擇記憶單元MC之單元電晶體之斷開漏電。
    藉由帶隙參考電壓BGR獲得之恆定電壓Vbgr係例如用以生成基準電壓Vref等而成為基準之電壓。
    藉由Vref產生器GVref獲得之基準電壓Vref係例如用以於資料讀取時經由位元線對向選擇記憶單元MC流入單元電流Icell而使用之電壓。此時，感測放大器SA係根據流入至選擇記憶單元MC之單元電流Icell，而檢測儲存於該選擇記憶單元MC之資料之邏輯。
    邏輯電路LC包括功率控制器PC、及指令控制器CMDC。功率控制器PC控制功率產生器PG、主控制器MCNT、及指令．位址接收器RCA。例如，功率控制器PC係對Vpp產生器GVpp、Vbb產生器GVbb、帶隙參考電壓BGR、Vref產生器GVref中所包含之各升壓電路之開關進行控制，以使Vpp產生器GVpp、Vbb產生器GVbb、帶隙參考電壓BGR、Vref產生器GVref分別生成電壓位準Vpp、Vbb、Vbgr、Vref。又，功率控制器PC控制主控制器MCNT及指令．位址接收器RCA之各驅動開關。藉此，功率控制器PC可選擇性地使功率產生器PG、主控制器MCNT、及指令．位址接收器RCA為啟動狀態(接通狀態)或休止狀態(斷開狀態)。
    指令控制器CMDC係接收表示讀取動作、寫入動作等各種動作之指令，並根據該等指令控制主控制器MCNT。
    作為第1接收器之指令．位址接收器RCA接收決定記憶單元陣列MCA之動作之指令及位址。指令．位址接收器RCA係接收例如行位址、列位址等而作為位址。指令．位址接收器RCA係接收例如有效指令ACR、刷新指令REF、自動刷新指令SREF、功率下降指令PD、深度功率下降指令DPD、MR(Mode Register，模式暫存器)寫入指令MRW、MR讀取指令MRR、重設指令RST等而作為指令。藉由該等指令，記憶單元陣列MCA可執行各種動作。對於各指令之說明係於下文敍述。
    該等指令係可根據時脈賦能信號CKE_1及/或晶片選擇信號CS_1等信號之邏輯之組合而區分。
    指令．位址接收器RCA係基於功率控制器PC之控制而向指令控制器CMDC輸出指令。又，指令．位址接收器RCA係將所接收之位址輸出至列解碼器RD、行解碼器CD。圖3係表示單一記憶單元MC之構成之說明圖。各記憶單元MC分別包含磁穿隧接面元件(MTJ(Magnetic Tunnel Junction)元件)、及單元電晶體CT。MTJ元件及單元電晶體CT係於位元線BL1與位元線BL2之間串列地連接。於記憶單元MC中，單元電晶體CT配置於位元線BL2側，MTJ元件配置於位元線BL1側。單元電晶體CT之閘極連接於字元線WL。
    利用有TMR(tunneling magnetoresistive，穿隧磁阻)效應之MTJ元件具有包含2片強磁性層、與由該等夾持之非磁性層(絕緣薄膜)之積層構造，且藉由因自旋偏極穿隧效應引起之磁阻之變化而記憶數位資料。MTJ元件係藉由2片強磁性層之磁化排列而獲取低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為資料「0」，將高電阻狀態定義為資料「1」，則可於MTJ元件中記錄1位元資料。當然，亦可將低電阻狀態定義為資料「1」，將高電阻狀態定義為資料「0」。例如，MTJ元件係如圖3所示般依次積層固定層P、穿隧阻障層B、記錄層Fr而構成。固定層P及記錄層Fr係由強磁性體構成，穿隧阻障層B包含絕緣膜。固定層P係磁化方向被固定之層，記錄層Fr係磁化之方向為可變，且藉由該磁化之方向而記憶資料。
    若於寫入時沿箭頭A1之方向流入反轉閾值電流以上之電流，則相對於固定層P之磁化方向而記錄層Fr之磁化方向成為反平行狀態，從而成為高電阻狀態(資料「1」)。若於寫入時沿箭頭A2之方向流入反轉閾值電流以上之電流，則固定層P與記錄層Fr之各者之磁化方向成為平行狀態，從而成為低電阻狀態(資料「0」)。如上所述，MTJ元件係可根據電流之方向而寫入不同之資料。
    圖4係第1實施形態之MRAM之狀態圖。圖5係表示第1實施形態之各狀態之指令．位址接收器RCA、功率產生器PG、記憶單元陣列MCA之啟動狀態(接通)或休止狀態(斷開)的表。
    於圖4中，表示以閒置狀態為中心而向各種狀態之轉移。如圖5所示，於作為啟動模式之閒置狀態下，指令．位址接收器RCA、功率產生器PG、記憶單元陣列MCA係全部成為啟動狀態(接通狀態)。因此，指令．位址接收器RCA處於可接收指令及位址之狀態，藉此MRAM可於短時間內向有效狀態或其他各種狀態轉移。
    然而，通常記憶體於閒置狀態下消耗比較大之電力。藉此，若如DRAM般不揮發且需要刷新之記憶體，則為了削減消耗電力，於不使用時，自有效狀態轉移至降低電源之狀態。該等狀態轉移係藉由自外部輸入之指令而控制。
    本實施形態之半導體記憶裝置中，作為減輕電力消耗之模式，具有第1省電模式、第2省電模式、第3省電模式。以下，詳細地對各個省電模式進行說明。
    於作為第1省電模式之深度功率下降狀態(以下，亦稱為DPD(Deep Power Down)狀態)下，功率控制器PC使記憶單元陣列MCA、功率產生器PG及指令．位址接收器RCA全部為休止狀態(參照圖5)。於DPD狀態下，使記憶單元陣列MCA、功率產生器PG及指令．位址接收器RCA為休止狀態，因此消耗電力Pdpd非常低，但向閒置狀態之恢復時間Tdpd相對變長。
    於作為第2省電模式之功率下降狀態(以下，亦稱為PD(Power Down)狀態)下，功率控制器PC使記憶單元陣列MCA及功率產生器PG為啟動狀態，使指令．位址接收器RCA為休止狀態。於PD狀態下，使記憶單元陣列MCA及功率產生器PG為啟動狀態，因此向閒置狀態之恢復時間Tpd相對較短，但消耗電力Ppd變大某種程度。例如，消耗電力Ppd變得大於消耗電力Pdpd。
    於作為第3省電模式之第1中間狀態(以下，亦稱為MID1狀態)下，功率控制器PC使功率產生器PG為啟動狀態，使記憶單元陣列MCA及指令．位址接收器RCA為休止狀態。於MID1狀態下，使功率產生器PG為啟動狀態，因此向閒置狀態之恢復時間Tmid1短於Tdpd，且長於Tpd。消耗電力Pmid1大於Pdpd，且小於Ppd。第3省電模式係指第1省電模式與第2省電模式之中間狀態。
    通常，DRAM等揮發性記憶體中，因保留記憶單元之資料之對策而執行刷新動作及自動刷新動作。再者，並不限定於此，而亦存在僅執行刷新動作、自動刷新動作中之任一者之情形。所謂刷新動作係指如下之動作：暫時讀取儲存於某個記憶單元之資料，並向同一記憶單元回寫同一邏輯之資料。如DRAM般之揮發性記憶體係若不定期地執行刷新動作，則資料消失(揮發)。因此，揮發性記憶體係藉由定期地執行刷新動作而保留資料。通常之刷新動作係例如於相對於所有字元線(整頁)執行刷新動作後返回至閒置狀態之動作。自動刷新動作係自動且定期地重複刷新動作之動作，於從自動刷新動作返回至閒置狀態時，需要特定之指令。例如，於進入刷新動作或自動刷新動作時，指令．位址接收器分別接收指令REF或SREF。而且，於執行了刷新動作之情形時，DRAM係自動地返回至閒置狀態。於執行了自動刷新動作之情形時，DRAM係藉由接收指令SREFX而從自動刷新動作返回至閒置狀態。如上所述，揮發性記憶體係為了保持資料而需要刷新動作及自動刷新動作。
    於定期地重複刷新動作之自動刷新動作中，指令．位址接收器RCA成為休止狀態，功率產生器PG及記憶單元陣列MCA成為啟動狀態。因此，自動刷新動作之消耗電力Psref與PD狀態之消耗電力Ppd為相同之程度。然而，自動刷新動作中反覆執行刷新動作，故從自動刷新動作向閒置狀態之恢復時間Tsref變得長於自PD狀態向閒置狀態之恢復時間Tpd。即，於揮發性記憶體中，Pdpd<Psref=Ppd<Pidle且Tdpd>Tsref>Tpd成立。
    例如，行動電話中使用之DRAM中，存在自動刷新動作之期間佔行動電話之使用時間之90%以上之情形。又，對於行動電話之消耗電力，其大半亦為由自動刷新動作所消耗之電力。基於此種實情，自動刷新動作之消耗電力之降低對DRAM等揮發性記憶體而言非常重要且有效。
    另一方面，MRAM等非揮發性記憶體能夠以非揮發狀態保持資料，故無需刷新動作及自動刷新動作。因此，於將MRAM等非揮發性記憶體應用於揮發性記憶體之規格(例如，LPDDR2)之情形時，刷新動作及自動刷新動作之指令REF及SREF係原本不需要之指令。
    本實施形態係使用此種原本不需要之指令REF及SREF，使MRAM轉移至作為第3省電模式之MID1狀態。如圖5所示，MID1狀態係使功率產生器PG為啟動狀態，使指令．位址接收器RCA及記憶單元陣列MCA為休止狀態。因此，MID1狀態之消耗電力Pmid1小於Ppd及Psref，且大於Pdpd。又，自MID1狀態向閒置狀態之恢復時間Tmid1短於Tdpd，且長於Tpd。恢復時間Tmid1係與Tsref為相同之程度或短於其。
    如上所述，本實施形態之MID1狀態就恢復時間而言，與自動刷新動作為相同之程度或短於自動刷新動作，且就消耗電力而言，充分低於自動刷新動作。其原因在於，揮發性記憶體之自動刷新動作中，為了資料保留而需要預先啟動記憶單元陣列MCA，與此相對，於非揮發性記憶體之MID1狀態下，由於不執行刷新動作本身，故無需預先啟動記憶單元陣列MCA。
    即便單純將揮發性記憶體之單元陣列替換為非揮發性記憶體之單元陣列，亦難以降低消耗電力，且難以實現高速動作。例如，即便將MRAM單純應用於JEDEC(Joint Electron Device Engineering Council，美國電子工程設計發展聯合協會)之LPDDR2之規格，其消耗電力與DRAM之消耗電力相比亦幾乎不變。
    然而，如圖4所示，於本實施形態之非揮發性記憶體之指令．位址接收器RCA接收到於揮發性記憶體中所必需之刷新指令REF或SREF之情形時，本實施形態之非揮發性記憶體轉移至MID1狀態。藉此，本實施形態之非揮發性記憶體不但適用於揮發性記憶體之規格，亦可實現兼顧低消耗電力及高速恢復動作。即，本實施形態之非揮發性記憶體可活用原本不需要之刷新指令REF或SREF而實現向第3功率省電模式(MID1狀態)之轉移，藉此可實現高速動作，並且可使消耗電力低於先前之揮發性記憶體。
    又，於本實施形態用於行動電話之情形時，行動電話之使用時間之90%以上由第3省電模式(MID1狀態)佔據。因此，MID1狀態之消耗電力Pmid1小於揮發性記憶體之自動刷新動作之消耗電力Psref之情形對MRAM而言非常有利。
    再者，作為接收時脈賦能信號CKE、時脈信號CK_t、CK_c之第2接收器之時脈啟動接收器RCKE，於圖4及圖5所示之任一狀態下均維持啟動狀態(接通狀態)。而且，於時脈啟動接收器RCKE接收到時脈賦能信號CKE時，功率控制器PC使指令．位址接收器RCA啟動。
    進入第1至第3省電模式之指令係經由指令．位址接收器RCA而輸入。自第1至第3省電模式退出之信號係使用CKE之信號。與指令．位址接收器RCA之活性．非活性狀態無關。
    因此，於在時脈啟動接收器RCKE接收到時脈賦能信號CKE後，指令．位址接收器RCA接收到自動刷新EXIT指令SREFX時，MRAM可自MID1狀態恢復至閒置狀態。
    於圖4中，MR(Mode Register)讀取及MR寫入係記憶體之製造商等資料之讀取或寫入動作。重設係於自DPD狀態向閒置狀態恢復之情形時，為了重設記憶體而設置。
    圖6係表示根據第1實施形態之MRAM之動作之時序圖。例如，於t0時，若時脈賦能信號CKE_1活化至邏輯低，則時脈啟動接收器RCKE使時脈信號CK_t、CK_c向內部通過。此時，於指令．位址接收器RCA受到自動刷新指令SREF之情形時，藉由晶片選擇信號CS_1選擇之記憶體晶片自閒置狀態向MID1狀態轉移。
    而且，於t1時，若時脈賦能信號CKE_1不活化至邏輯高，則藉由晶片選擇信號CS_1選擇之記憶體晶片自MID1狀態返回至閒置狀態。 (第2實施形態)
    圖7係第2實施形態之MRAM之狀態圖。圖8係表示第2實施形態之各狀態之指令．位址接收器RCA、功率產生器PQ、記憶單元陣列MCA之啟動狀態(接通)或休止狀態(斷開)的表。再者，於圖8中，三角△係意味著將功率產生器PG之構成中之一部分設為休止狀態。
    於第2實施形態中，作為第3省電模式，取代MID1狀態而設定第2中間狀態(以下，亦稱為MID2狀態)。於MID2狀態下，功率控制器PC使功率產生器PG之一部分為啟動狀態，且使記憶單元陣列MCA及指令．位址接收器RCA為休止狀態。
    如圖2所示，功率產生器PG包括Vpp產生器GVpp、Vbb產生器GVbb、帶隙參考電壓BGR、及Vref產生器GVref。第1實施形態係於第3省電模式(MID1狀態)中，使作為第1升壓電壓部之Vpp產生器GVpp、作為第2升壓電壓部之Vbb產生器GVbb、及作為恆定電壓生成部之Vref產生器GVref之全部為休止狀態。再者，Vref產生器GVref係基於帶隙參考電壓BGR而生成，因此於Vref產生器GVref處於啟動狀態之情形時，亦啟動帶隙參考電壓BGR。
    第2實施形態係使Vpp產生器GVpp、Vbb產生器GVbb、帶隙參考電壓BGR、Vref產生器GVref之至少一部分之要素休止，且使其他要素為啟動狀態。第2實施形態之其他構成與第1實施形態之構成相同即可。
    例如，存在將Vpp產生器GVpp之90%休止，使剩餘之10%運轉之使用方法。除此之外，對於Vbb產生器GVbb、帶隙參考電壓BGR、Vref產生器GVref，亦考慮可分別獨立地設定休止與運轉之比率之構造。藉此，相對於相對性地增加雜訊之有效、讀取或寫入時，可製作雜訊較弱但消耗電力較少之狀態。
    如上所述，使功率產生器PG之一部分為休止狀態之MID2狀態之消耗電力Pmid2係與上述MID1狀態的消耗電力Pmid1相比增大，但若與揮發性記憶體之自動刷新動作之消耗電力Psref相比，則可充分地縮小。另一方面，自MID2狀態向閒置狀態之恢復時間Tmid2係與自上述MID1狀態向閒置狀態之恢復時間Tmid1相比縮短化。
    如上所述，可依據於功率產生器PG中之MID2狀態下設為休止狀態之部分，對消耗電力Pmid2及恢復時間Tmid2進行調節。
    再者，功率產生器PG係存在具有帶隙參考電壓BGR、Vref產生器GVref，而不具有Vpp產生器GVpp及Vbb產生器GVbb之情形。於該情形時，MID2狀態係作為功率產生器PG之一部分而休止Vref產生器GVref即可。亦可休止帶隙參考電壓BGR，但於該情形時，Vref產生器GVref亦成為休止狀態。
    又，功率產生器PG係存在如下情形：除帶隙參考電壓BGR、Vref產生器GVref外，包括Vpp產生器GVpp或Vbb產生器GVbb中之任一方。於此種情形時，MID2狀態係作為功率產生器PG之一部分而休止帶隙參考電壓BGR、Vref產生器GVref或Vpp產生器GVpp中之任一者、或者休止帶隙參考電壓BGR、Vref產生器GVref或Vbb產生器GVbb中之任一者即可。
    於第2實施形態中，恢復時間Tmid2短於Tdpd，且長於Tpd。消耗電力Imid2大於Pdpd，且小於Ppd。因此，第2實施形態亦可獲得與第1實施形態相同之效果。
    再者，第2實施形態之動作係只要於圖6所示之動作中，使用MID2狀態來代替MID1狀態即可。
    對本發明之幾個實施形態進行了說明，但該等實施形態係作為例而提示者，並不意圖限定發明之範圍。該等實施形態係可藉由其他各種形態而實施，且可於不脫離發明之主旨之範圍內，進行各種省略、取代、變更。該等實施形態或其變形係如下者：包含於發明之範圍或要旨，相同地，包含於申請專利範圍中所記載之發明及其均等之範圍內。
    A1‧‧‧箭頭
    A2‧‧‧箭頭
    B‧‧‧穿隧阻障層
    BGR‧‧‧帶隙參考電壓
    BL1‧‧‧位元線
    BL2‧‧‧位元線
    CA‧‧‧指令信號
    CC‧‧‧晶片控制器
    CD‧‧‧行解碼器
    CK‧‧‧時脈信號
    CK_t‧‧‧時脈信號
    CKE_1‧‧‧時脈賦能信號
    CMDC‧‧‧指令控制器
    CPU‧‧‧中央處理單元
    CT‧‧‧單元電晶體
    CS_1‧‧‧晶片選擇信號
    DM‧‧‧屏蔽資料
    DPD‧‧‧深度功率下降指令
    DQ‧‧‧資料
    DQB‧‧‧資料緩衝器
    DQS‧‧‧選通信號
    DRAM‧‧‧動態隨機存取記憶體
    Fr‧‧‧記錄層
    GVbb‧‧‧Vbb產生器
    GVpp‧‧‧Vpp產生器
    GVref‧‧‧Vref產生器
    I/O‧‧‧輸入輸出部
    LC‧‧‧邏輯電路
    LPDDR2‧‧‧小功率雙資料速率2
    MC‧‧‧記憶單元
    MCA‧‧‧記憶單元陣列
    MCNT‧‧‧主控制器
    MID1‧‧‧第3省電模式
    MID2‧‧‧第3省電模式
    MRAM‧‧‧磁性隨機記憶體
    MRR‧‧‧MR讀取指令
    MRW‧‧‧MR寫入指令
    MTJ‧‧‧磁穿隧接面
    P‧‧‧固定層
    PC‧‧‧功率控制器
    PD‧‧‧功率下降指令
    Pdpd‧‧‧消耗電力
    PG‧‧‧功率產生器
    Pmid1‧‧‧消耗電力
    Pmid2‧‧‧消耗電力
    Ppd‧‧‧消耗電力
    RCA‧‧‧指令．位址接收器
    RCKE‧‧‧時脈啟動接收器
    RD‧‧‧列解碼器
    REF‧‧‧刷新指令
    ROM‧‧‧唯讀記憶體
    SA‧‧‧感測放大器
    SRAM‧‧‧靜態隨機存取記憶體
    SREF‧‧‧自動刷新指令
    SREFX‧‧‧自動刷新EXIT指令
    Tdpd‧‧‧恢復時間
    Tmid1‧‧‧恢復時間
    Tmid2‧‧‧恢復時間
    Tpd‧‧‧恢復時間
    WD‧‧‧寫入驅動器
    WL‧‧‧字元線
    WRB‧‧‧讀寫緩衝器
    圖1係表示第1實施形態之MRAM及晶片控制器CC之方塊圖。
    圖2係表示第1實施形態之MRAM之構成之方塊圖。
    圖3係表示單一記憶單元MC之構成之說明圖。
    圖4係第1實施形態之MRAM之狀態圖。
    圖5係表示第1實施形態之各狀態之指令．位址接收器RCA、功率產生器PG、記憶單元陣列MCA之啟動狀態(接通)或休止狀態(斷開)的表。
    圖6係表示根據第1實施形態之MRAM之動作之時序圖。
    圖7係第2實施形態之MRAM之狀態圖。
    圖8係表示第2實施形態之各狀態之指令．位址接收器RCA、功率產生器PG、記憶單元陣列MCA之啟動狀態(接通)或休止狀態(斷開)的表。
    BGR‧‧‧帶隙參考電壓
    BL1‧‧‧位元線
    BL2‧‧‧位元線
    CD‧‧‧行解碼器
    CMDC‧‧‧指令控制器
    DQB‧‧‧資料緩衝器
    GVbb‧‧‧Vbb產生器
    GVpp‧‧‧Vpp產生器
    GVref‧‧‧Vref產生器
    I/O‧‧‧輸入輸出部
    LC‧‧‧邏輯電路
    MC‧‧‧記憶單元
    MCA‧‧‧記憶單元陣列
    MCNT‧‧‧主控制器
    PC‧‧‧功率控制器
    PG‧‧‧功率產生器
    RCA‧‧‧指令．位址接收器
    RCKE‧‧‧時脈啟動接收器
    RD‧‧‧列解碼器
    SA‧‧‧感測放大器
    WD‧‧‧寫入驅動器
    WL‧‧‧字元線
    WRB‧‧‧讀寫緩衝器
    权利要求:
    Claims (8)
    [1] 一種半導體記憶裝置，其特徵在於包括：記憶單元陣列，其包含非揮發性之複數個記憶單元；功率產生器，其生成用以驅動上述記憶單元陣列之電源電壓；第1接收器，其接收決定上述記憶單元陣列之動作之指令及位址；及控制器，其控制上述記憶單元陣列、上述功率產生器及上述第1接收器之各者之啟動狀態；且包含：啟動模式，使上述記憶單元陣列、上述功率產生器及上述第1接收器為啟動狀態；第1省電模式，使上述記憶單元陣列、上述功率產生器及上述第1接收器為休止狀態；第2省電模式，使上述記憶單元陣列、上述功率產生器為啟動狀態，且使上述第1接收器為休止狀態；及第3省電模式，使上述功率產生器之至少一部分為啟動狀態，且使上述記憶單元陣列及上述第1接收器為休止狀態。
    [2] 如請求項1之半導體記憶裝置，其中於上述接收器接收到指示保留揮發性記憶體之資料之刷新動作之刷新指令的情形時，轉移至上述第3省電模式。
    [3] 如請求項1之半導體記憶裝置，其中進而包括接收使能接收時脈信號之時脈賦能信號之第2接收器，上述第2接收器係於上述第1至第3省電模式中維持啟動狀態，於該第2接收器接收到上述時脈賦能信號時，自上述第1至第3省電模式恢復至上述啟動模式。
    [4] 如請求項2之半導體記憶裝置，其中進而包括接收使能接收時脈信號之時脈賦能信號之第2接收器，上述第2接收器係於上述第1至第3省電模式中維持啟動狀態，於該第2接收器接收到上述時脈賦能信號時，自上述第1至第3省電模式恢復至上述啟動模式。
    [5] 如請求項1至4中任一項之半導體記憶裝置，其中上述功率產生器至少包括：恆定電壓生成部，其生成恆定電壓；及基準電壓生成部，其基於來自上述恆定電壓生成部之恆定電壓，生成用以使電流向上述記憶單元流入而使用之基準電壓；且於上述第3省電模式中，使上述恆定電壓生成部或上述基準電壓生成部中之至少1個為休止狀態。
    [6] 如請求項1至4中任一項之半導體記憶裝置，其中上述功率產生器包括：恆定電壓生成部，其生成恆定電壓；基準電壓生成部，其基於來自上述恆定電壓生成部之恆定電壓，生成用以使電流向上述記憶單元流入而使用之基準電壓；及第1升壓電壓部或第2升壓電壓部，該第1升壓電壓部係將外部電壓向正極側升壓，該第2升壓電壓部係將外部電壓向負極側升壓；且於上述第3省電模式中，使上述恆定電壓生成部、上述基準電壓生成部或上述第1升壓電壓部中之任一部分為休止狀態，或者使上述恆定電壓生成部、上述基準電壓生成部或上述第2升壓電壓部中之任一部分為休止狀態。
    [7] 如請求項6之半導體記憶裝置，其中於上述第3省電模式中，使上述恆定電壓生成部、上述基準電壓生成部及上述第1升壓電壓部之全部為休止狀態，或者使上述恆定電壓生成部、上述基準電壓生成部及上述第2升壓電壓部之全部為休止狀態。
    [8] 一種半導體記憶裝置之驅動方法，其特徵在於，其係驅動包括包含非揮發性之複數個記憶單元之記憶單元陣列、生成電源電壓之功率產生器、及接收決定上述記憶單元陣列之動作之指令及位址之第1接收器的半導體記憶裝置者，且包含：啟動模式，使上述記憶單元陣列、上述功率產生器及上述第1接收器為啟動狀態；第1省電模式，使上述記憶單元陣列、上述功率產生器及上述第1接收器為休止狀態；第2省電模式，使上述記憶單元陣列、上述功率產生器為啟動狀態，且使上述第1接收器為休止狀態；及第3省電模式，使上述功率產生器之至少一部分為啟動狀態，且使上述記憶單元陣列及上述第1接收器為休止狀態；且於上述啟動模式與上述第1至第3省電模式之間進行狀態轉移。
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